Chiudi

Aggiungi l'articolo in

Chiudi
Aggiunto

L’articolo è stato aggiunto alla lista dei desideri

Chiudi

Crea nuova lista

Loop Tiling for Parallelism - Jingling Xue - cover
Loop Tiling for Parallelism - Jingling Xue - cover
Dati e Statistiche
Wishlist Salvato in 0 liste dei desideri
Loop Tiling for Parallelism
Disponibilità in 2 settimane
212,30 €
212,30 €
Disp. in 2 settimane
Chiudi

Altre offerte vendute e spedite dai nostri venditori

Altri venditori
Prezzo e spese di spedizione
ibs
Spedizione Gratis
212,30 €
Vai alla scheda completa
Altri venditori
Prezzo e spese di spedizione
ibs
Spedizione Gratis
212,30 €
Vai alla scheda completa
Altri venditori
Prezzo e spese di spedizione
Chiudi
ibs
Chiudi

Tutti i formati ed edizioni

Chiudi
Loop Tiling for Parallelism - Jingling Xue - cover
Chiudi

Promo attive (0)

Descrizione


Loop tiling, as one of the most important compiler optimizations, is beneficial for both parallel machines and uniprocessors with a memory hierarchy. This book explores the use of loop tiling for reducing communication cost and improving parallelism for distributed memory machines. The author provides mathematical foundations, investigates loop permutability in the framework of nonsingular loop transformations, discusses the necessary machineries required, and presents state-of-the-art results for finding communication- and time-minimal tiling choices. Throughout the book, theorems and algorithms are illustrated with numerous examples and diagrams. The techniques presented in Loop Tiling for Parallelism can be adapted to work for a cluster of workstations, and are also directly applicable to shared-memory machines once the machines are modeled as BSP (Bulk Synchronous Parallel) machines. Features and key topics: Detailed review of the mathematical foundations, including convex polyhedra and cones; Self-contained treatment of nonsingular loop transformations, code generation, and full loop permutability; Tiling loop nests by rectangles and parallelepipeds, including their mathematical definition, dependence analysis, legality test, and code generation; A complete suite of techniques for generating SPMD code for a tiled loop nest; Up-to-date results on tile size and shape selection for reducing communication and improving parallelism; End-of-chapter references for further reading. Researchers and practitioners involved in optimizing compilers and students in advanced computer architecture studies will find this a lucid and well-presented reference work with numerous citations to original sources.

Dettagli

The Springer International Series in Engineering and Computer Science
2012
Paperback / softback
256 p.
Testo in English
235 x 155 mm
9781461369486
Chiudi
Aggiunto

L'articolo è stato aggiunto al carrello

Informazioni e Contatti sulla Sicurezza dei Prodotti

Le schede prodotto sono aggiornate in conformità al Regolamento UE 988/2023. Laddove ci fossero taluni dati non disponibili per ragioni indipendenti da IBS, vi informiamo che stiamo compiendo ogni ragionevole sforzo per inserirli. Vi invitiamo a controllare periodicamente il sito www.ibs.it per eventuali novità e aggiornamenti.
Per le vendite di prodotti da terze parti, ciascun venditore si assume la piena e diretta responsabilità per la commercializzazione del prodotto e per la sua conformità al Regolamento UE 988/2023, nonché alle normative nazionali ed europee vigenti.

Per informazioni sulla sicurezza dei prodotti, contattare complianceDSA@feltrinelli.it

Chiudi

Aggiungi l'articolo in

Chiudi
Aggiunto

L’articolo è stato aggiunto alla lista dei desideri

Chiudi

Crea nuova lista

Chiudi

Chiudi

Siamo spiacenti si è verificato un errore imprevisto, la preghiamo di riprovare.

Chiudi

Verrai avvisato via email sulle novità di Nome Autore